3G移动终端基带信号处理器设计与实现

　　2.1 接口

　　ARM与DSP的数据交换是通过双口随机存储器(RAM)来实现的，即图1中的SDRAM，起到上下行控制命令、参数和数据等缓存和交换的作用。这里收发双口RAM数据线的位数大小为16 bit， SDRAM 存储大小为128 M。硬件中断信号线8(INT8)与硬件中断信号线9(INT9)每5 ms相互产生一次，等于TD-SCDMA空口信号的子帧中断，同时也可以作为ARM与DSP的控制命令、响应来实现ARM与DSP之间的通信。

　　FPGA的主要的接口有data_out[15:0]接口，与数模转换器(A/D)接口和与RF接口。

　　data_out[15:0]接口用来输出FPGA运算的结果，与DSP的数据总线挂接在一起，在FPGA内部设置一个三态门，开门信号就是 FPGA的片选信号CE。当CE不选通的时候，三态门输出为高阻状态，不会影响DSP的数据总线。在每一个样点间隔的时间内，FPGA运算出相关值的实部和虚部，将它们分别锁存在4个16 bit的锁存器中，并将与DSP相连的data_ready信号置高电平，表示数据已经准备好。DSP检测到data_ready为高后会进行读操作，用地址总线的高几位产生出片选信号将FPGA选通，通过地址总线的低两位A0、A1来选择4个锁存器的其中一个，依次读取实部和虚部两个32位数的高16位和低16位。FPGA内部会对DSP的读操作计数，确认数据分4次读出后，则将data_ready置低，直到下一次运算完毕后再抬高。FPGA的频率、相位和幅度控制字的设置和控制信号的产生由TMS320C5510完成，FPGA可以看作是异步存储设备与TMS320C5510的外存储器接口 (EMIF)相连，EMIF采用32 bit总线。

　　与数模转换器(A/D)接口的A/D一端连接ABB，另一端连接FPGA，传输要发送的数据和移动网络接收的数据。在与A/D的接口部分中，有 3个输入端RIF、PS和CLK。RIF用来串行输入A/D转换来的样点值；PS为帧同步信号，它在输入到FPGA后用来驱动FPGA内部的总体控制模块；Clock为移位时钟，它控制A/D与FPGA之间数据串行传输的移位。