用低成本FPGA实现Femtocell基带架构

　　多年来在无线应用方面，FPGA和DSP是协处理伙伴。随着低成本、性能丰富的FPGA和专用于无线应用开发的处理器的出现，对预期的大批量Femtocell应用，这个协作关系仍然成立。这些经过相应简化的处理器可支持小型基站相应比较少的功能需求，与高集成度的处理器相比，这些处理器大大减少了成本。表所示是处理器和FPGA之间的一些性能差异。

　　在构建传统无线基础设施时，表中所述的许多功能从FPGA和通信处理器移到ASIC，这种做法延续了多年，在最初实施的时候没有ASIC是十分普遍的现象。预期Femtocell的早期部署将会遵循相同的历史路径。因此，前面所述的若干ASIC的功能将用低成本FPGA或者专门的通信处理器实现。

　　例如，基带码片率处理可以进行分割，以至于RAKE接收机、RACH检测器、展频、加扰和通道加权/求和功能可以全部从处理器转移到用硬件来实现。此外，针对硬件加速，像turbo解码、调制和符号映射等码片率处理功能也是可选的。像LatticeECP2M系列FPGA器件使得这种基于硬件的解决方案在单片、高集成度、低成本器件中得以实现，这使得提供具有嵌入式DSP、存储块和高速串行接口等多种传统的高端功能成为可能，而在价格方面，可以使系统设计者跟上Femtocell市场的价格变化。

　　基带实现实例：RAKE接收机

　　在优化无线通信信号接收质量过程中，PAKE接收机是一个很关键的因素，特别是当它与W-CDMA/UMTS相关时。在室外环境，必须处理多径干扰和衰减，RAKE中需要增加更多的耙指，通过更复杂的Rx电路来保证通话质量。相比之下，对于Femtocell来说，居家环境中比较确定的移动性意味着可以简化掉这些需求。那么，在实现这些特性时在器件层面产生了多个选择。可以考虑的多个架构选项之一是减少RAKE接收机中所需耙指的数量，这样简化了设计，更重要的成本会更低。关于在给定的Femtocell环境中，有关耙指数量的讨论正在进行中，这进一步强调了灵活、低成本的硬件实现方案的重要性。